Določena jedra IP je mogoče integrirati v FPGA na kamerah.
AXIS_RLE je jedro IP za stiskanje slike, ki odreže ozadje slike in kodira preostanek slike s štetjem dolžine enakih slikovnih pik. Vhodni in izhodni signali so široki 64 bitov in prenašajo informacije 8 vzporednih slikovnih pik.
Slikovne pike so razvrščene v 3 kategorije:
- RLE kodiranje slikovnih pik pod pragom: vse slikovne pike, katerih vrednost je pod pragom, ki ga je mogoče programirati, bodo kodirane z vrednostjo "0", ki ji bo sledila 16-bitna vrednost little-endian ki označuje število vrednosti "pod pragom" v izvedbi.
- RLE kodiranje slikovnih pik, ki je enako 255: vse slikovne pike, katerih vrednost je enaka "255", so kodirane kot vrednost "0xFF", ki ji sledi 8-bitna vrednost little-endian, ki označuje število vrednosti "255" v izvedbi.
- Vrednosti slikovnih pik, posredovanih gostitelju, nespremenjene: vse slikovne pike, katerih vrednost je enaka ali večja od praga, do vključno vrednosti 254, ostanejo nespremenjene in se prenesejo do gostitelja nedotaknjene.